タイムテーブル【SystemVerilog Hackathon】


 

Hackathon Track

10:50
▼
17:20

＜モデレータ＞
「DSForum実行委員」
富士ゼロックス株式会社
宮下 晴信 氏


本フォーラムでは、一般講演と並行して、４Fの個室にて、SystemVerilogのいろいろな機能を使った何かを約6時間で作り上げていきます。出来上がったものは、何らかの形で一般公開してもらいます。途中の入退室可（講演の聴講可）、但しスタート時点は全員集合になります。活動はチーム（３名）で行います。なお、チーム分けは、申し込み順になります。チーム編成後、各チームメンバー間には、事前連絡のためにメールをお送りしますのでご了承ください。検証技術のスキルアップやSystemVerilogを通じたエンジニア同士の交流にご興味ある方は是非ご参加下さい。