Bluespec System Verilog(BSV)は、MIT(Massachusetts Institute of Technology)で開発された革新的な言語をベースとしたオブジェクト指向のモデリング言語です。
BSVはRTLより抽象度が高く、完全な並列性が表現できます。 BSVで書かれたモデルは、テストベンチを含め、論理合成可能なVerilog-RTLへ合成が可能です。
BSVでは、ruleという構文を使用して、条件ごとの動作を記述します。コンパイラは記述より競合条件を検出し排他制御を自動で合成するため、複雑な制御の実現に大きな効力を発揮します。さらに非常に強力なパラメタライズ機能により、設計資産の効率的な再利用を可能とします。さらにBSVコンパイラによる厳密な型チェックが特徴です。これらの特徴により、大幅な生産性の向上を期待できます。
またBSVのコンパイラは、検証用のCycle AccurateレベルのSystemCを合成可能です。煩雑になりがちなバスや制御系をBSVで記述し、SystemCレベルでの検証も可能です。 |
